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網(wǎng)絡(luò)表是設(shè)計電路板過程中所需的非常重要的文件，它是連接電氣原理圖和PCB板的橋梁，本站為您提供的pcb網(wǎng)絡(luò)表轉(zhuǎn)換器(Omninet for Windows)是一個通用網(wǎng)絡(luò)表轉(zhuǎn)換工具，能實現(xiàn)絕大部分PCB網(wǎng)表的互轉(zhuǎn)。

pcb網(wǎng)絡(luò)表轉(zhuǎn)換器(Omninet for Windows)怎么用

pcb網(wǎng)絡(luò)表轉(zhuǎn)換器(Omninet for Windows)使用方法

1．打開PCB圖，選擇菜單File－Report，文件類型選PowerPCB V3.0 Format Netlist ，將文件另存為Pwrdemoa.ASC。
    2．啟動程序Omninet for Windows，輸入文件類型(Type)選Pads-PowerPCB，Input File 1里用Browse指定網(wǎng)絡(luò)表文件的位置。
    輸出文件類型(Type)選EDIF。Output File 1指定輸出文件的文件名和路徑。
    然后點擊Run(跑動的小人)。

系統(tǒng)彈出一個輸出窗口，

點擊Accept Data。完成后點擊“確定”，再點擊“Done”關(guān)閉輸出窗口。退出Omninet for Windows。

    3．修改EDIF網(wǎng)表文件，非常麻煩且容易出錯的部分。下面是網(wǎng)絡(luò)表的一部分；
    (edif (rename C_COLON_BSLTEMP_BSLPWRDEMOA_DOTEDF "C:\TEMP\PWRDEMOA.EDF")
    (edifVersion 2 0 0)
    (edifLevel 0)
    (keywordMap (keywordLevel 0))
    (library MAIN_LIB
    (edifLevel 0)
    (technology
    (numberDefinition
    (scale 1 (e 1 -6)(unit distance)))
    )
    (cell &6167 (cellType generic)
    (view NetlistView (viewType netlist)
    (interface
    )
    )
    )

(cell &6167 (cellType generic)
    (view NetlistView (viewType netlist)
    (interface
    (port &1 )
    (port &2 )
    (port &3 )
    (port &4 )
    (port &5 )
    (port &6 )
    (port &7 )
    (port &10 )
    (port &13 )
    (port &14 )
    (port &15 )
    (port &16 )
    (port &17 )
    (port &18 )
    (port &19 )
    (port &20 )
    )
    )
    )
    (cell &68HC68R2 (cellType generic)
    (view NetlistView (viewType netlist)
    (interface
    (port &1 )
    (port &2 )
    (port &3 )
    (port &4 )
    (port &5 )
    (port &6 )
    (port &7 )
    (port &8 )
    )
    )
    )
    (cell &68HC68R2 (cellType generic)
    (view NetlistView (viewType netlist)
    (interface
    )
    )
    )

(cell (rename NE555_MINUSSO "NE555-SO") (cellType generic)
    (view NetlistView (viewType netlist)
    (interface
    )
    )
    )
    (cell (rename R1_FSL4W "R1/4W") (cellType generic)
    (view NetlistView (viewType netlist)
    (interface
    )
    )
    )
    (cell (rename R1_FSL4W "R1/4W") (cellType generic)
    (view NetlistView (viewType netlist)
    (interface
    (port &1 )
    (port &2 )
    )
    )
    )
    檢查一下有(cell…..標(biāo)記的行，特別要注意紅色字體部分，其Interface部分為空，在這個cell標(biāo)記的前面或后面又有一個cell行，其Interface部分包含有
    (port &1)
    (port & 2)
    .
    .
    .
    等內(nèi)容。就是說每種器件出現(xiàn)了兩個cell定義。
    現(xiàn)在要做的就是將無port內(nèi)容的cell標(biāo)記刪除(上述EDIF文件中紅色字體部分)。PCB板中有多少種Part Type，就需要刪除多少Cell標(biāo)記，還要注意不要把有port內(nèi)容的那些行刪掉了。多刪了或者少刪了都會造成網(wǎng)絡(luò)不完整，從而丟失信息。
    將修改后的EDIF文件存盤。

4 .啟動E-Studio軟件，打開第3步保存的EDIF文件。

5．右鍵點擊PWRDEMOA.EDF文件，選擇Generate Schamatics：

系統(tǒng)彈出窗口。

點擊確定。

6．選擇菜單File－Save As，輸出格式選ORCAD 9.10。

點擊Save保存。彈出窗口中點擊“確定”結(jié)束。
生成的原理圖已經(jīng)可以在ORCAD中打開了。圖紙顯得特別長。如果PCB比較復(fù)雜，可能會出現(xiàn)原理圖太大，以致軟件都沒法處理的情況。下圖只是原理圖的一部分。

7．在ORCAD中打開生成的原理圖，啟動PCBNavigator，打開ITC連接PowerPCB。選擇菜單PCB->Compare Netlist with PCB，生成的報告文件如下：
    *PADS-ECO-V3.0-MILS*
    *REMARK* old file: D:\padspwr\Files\ecogtmp0.asc
    *REMARK* new file: C:\TEMP\pwrdemoa.asc
    *REMARK* created by ECOGEN (Version 6.0g) on 2004-10-8 21:39:40
    PART DIFFERENCES
    ----------------
    OLD DESIGN NEW DESIGN
    Ref-des Part-type:Decal Ref-des Part-type:Decal
    P2 CON\60P\100\ED P2 ED
    J1 CON\RIB14HL J1 RIB14HL
    R1 R1/4W R1 4W
    R10 R1/4W R10 4W
    R11 R1/4W R11 4W
    R12 R1/4W R12 4W
    R14 R1/4W R14 4W
    R16 R1/4W R16 4W
    R2 R1/4W R2 4W
    R5 R1/4W R5 4W
    R6 R1/4W R6 4W
    R7 R1/4W R7 4W
    R8 R1/4W R8 4W
    R9 R1/4W R9 4W
    NET DIFFERENCES
    ----------------
    OLD DESIGN                                        NEW DESIGN
    SWAPPED GATE DIFFERENCES
    ------------------------
    OLD DESIGN                                        NEW DESIGN
    SWAPPED PIN DIFFERENCES
    ------------------------
    OLD DESIGN                                        NEW DESIGN
    UNMATCHED NET PINS IN OLD DESIGN
    --------------------------------
    UNMATCHED NET PINS IN NEW DESIGN
    --------------------------------
    ATTRIBUTE DIFFERENCES
    ---------------------
    Attribute Level [ OLD DESIGN Parent -> NEW DESIGN Parent ]
    Attribute Name           Old Value                New Value